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             图6：RF DAC在1.9GHz生成两个频调，间隔20MHz。                    图7：RF ADC以4GS/s采样的连续波频调的FFT。
             缩小系统外形尺寸                          动态范围（SNR）和数字域的信号带宽                 行的额外模拟滤波提供了评估ADC所需
                 无线电外形尺寸（大小或体积）                之间取得更好的权衡。IF方法中的部分                 的信号纯度。采集到的数据使用美国国
             从租金、风载和当地政府法规和限制合                 难以避免的RF缺陷被明显减轻或完全避                 家仪器（NI）提供的LabView软件实现的
             规方面，是保障部署的关键因素。缩小                 免（例如通带纹波、群延迟变化、匹配                  快速傅里叶转换（FFT）开展分析，如
             无线电单元的体积是一项重要的设计标                 和本地振荡器（LO）泄漏问题）。                   图7所示。-3dBFS 1.9GHz CW信号的FFT
             准。集成RF类数据转换器能明显地缩小                    凭借先进的CMOS技术（即16nm              的采样率为4GSPS，该图显示的是ADC
             外形尺寸，如图4所示。外形尺寸缩小的                FinFET），可将RF信号处理实现在数字              的第一奈奎斯特域。2阶和3阶失真分量
             比例与系统中天线的数量成正比。PCB                域中并确保出色的能效和成本效益。依                  被混叠到第一奈奎斯特域中，如红色标
             面积可缩减40%-75%。使用四通道ADC             托16nm技术，RFSoC架构中的RF采样解             识所示。所示的其它失真分量为交错伪
             和DAC的8 Tx/8 Rx如图4所示。              决方案提供灵活的RF前端，同时以比模                 影，已被内置校准功能明显抑制。
                                               拟技术低得多的功耗水平支持高达2GHz
             缩短设计周期和取消JESD204接口                的高带宽。                              克服RFSoC的设计难题和应用限制
                 除了降低功耗和缩小外形尺寸方                                                      和任何复杂的SoC一样，在开发全
             面的好处，取消分立数据转换器还能通                 演示ADC和DAC性能                        可编程RFSoC时需要进行权衡取舍和设
             过多个途径缩短设计周期。因为大部分                     新的数字化辅助技术帮助设计人员                计选择。这包括满足严格的功耗目标、
             现代转换器目前都使用基于JESD204协              运用先进的CMOS技术解决集成先进RF                硬件设计人员在实现他们的最终应用时
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             议的12.5-25Gbps高速串行接口，设计            采样转换器的难题。 通过使用低成本、                 对各种限制所做的精心思考、提供拥有
             收敛（closure）在数字、模拟和系统层             高能效的16nm FinFET数字晶体管，可             正确的经优化和可编程信号处理搭配的
             面都受影响。JESD204 IP核必须在数字            以添加极为精密的数字校准来纠正任何                  平台。
             FPGA架构中实现，但是可以说难度更                模拟电路的缺陷。这种实现先进RF采样
             大的是确保数字转换器和无线电的DFE                转换器的方法能够从缩减功耗和占位面                  功耗密度
             之间的稳定串行数字链路。大部分由于                 积两个角度带来大量的好处。它还提供                     由于缩小外形尺寸和极大提高性
             在低成本高损耗互联上运行高线路速率                 一种能随摩尔定律缩小到7nm乃至更小                 能，5G NR面临严峻的功耗密度难题并
             （12.5Gbps-25Gbps），信号失真是一个         的工艺平台技术。                           带来热工程难题。该系统的功率放大器
             严重的问题。取消DFE和RFFE接口就可                  从配备RFSoC的直接RF采样转换器             和其它组件会产生较高的工作环境温
             以克服这一问题，减少了电路板层数、                 的16nm FinFET测试芯片得到的结果显             度，一般采用无源冷却。为让组件在它
             降低PCB上时钟走线的复杂性和对通信                示，在考虑工艺、温度和供电变化后进                  们的额定工作温度范围之内工作，它们
             链路的同步要求。                          行评估，6.8GSPS RF DAC和4GSPS RF        的功耗一般不得超过35W，否则热解决
                                               ADC均体现出优异的性能、线性和模拟                 方案会变得过于复杂且成本高昂。
             使用16nm FinFET实现RF采样带              特性。2内置的校准和数字辅助技术为整                    虽然集成RF采样数据转换器能极大
             来的设计灵活性                           个PVT提供高度一致和稳定的性能。                  地降低系统功耗，一定要避免大幅度增
                 RFSoC中的直接RF采样DAC和RF               DAC的输出在大约1.9GHz的载频下            大SoC的功耗。在理想情况下，转换器
             采样ADC针对低于6GHz频段内的5G               生成两个频调，间隔20MHz，如图6的罗               的功耗和JESD204B等外部IO接口的功
             Radio无需使用中频(IF)级采样，从而降            德与施瓦茨FSW频谱分析仪输出所示。3                耗一样，因此解决方案的功耗基本无变
             低RFFE的复杂性，如图5所示。直接RF              阶互调体现该DAC有极高的线性，大致                 化。这样就促使开发RFSoC过程中出现
             采样与高度优化的RF数字信号处理引擎                为-75dBc。这处于延伸至3.2GHz的第一            大量设计选择和技巧，包括使用数字辅
             （即DDC和DUC）集成，提供了一种相               奈奎斯特域中。回叠的2阶和3阶镜像也                 助模拟和交错降低转换器的功耗。
             对于传统模拟频率转换和滤波灵活性高                 展现出该DAC的优异性能。
             得多的方法。提高采样速率后，通过抽                     对 ADC ，用罗德与施瓦茨                 实用硬件解决方案
             取和过滤ADC输出，只提取有意义的信                SMW200A向量信号发生器产生的高质量                  RFSoC需要满足多项关键要求，
             号带宽，能够简化模拟滤波要求并且在                 信号合成CW和调制过的波形。信号源进                 如高度混合信号环境中的通道隔离

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